1、三個時鐘一條線

SCLK： 串行時鐘SCLK，也叫位時鐘（BCLK），對應(yīng)數(shù)字音頻的每一位數(shù)據(jù)，SCLK都有一個脈沖。

SCLK的頻率= 2 X 采樣頻率 X 采樣位數(shù)。

比如：我司采用的64fs，BCLK = 2  X  fs X  32bit = 64fs。

LRCK：幀時鐘，也稱WCLK，用于切換左右聲道的數(shù)據(jù)，一個時鐘周期代表一個音頻采樣點數(shù)據(jù)。LRCK為“1”（或"0"）表示正在傳輸?shù)氖怯衣暤赖臄?shù)據(jù)，為“0”（或"1"）表示傳輸?shù)氖亲舐暤赖臄?shù)據(jù)。LRCK的頻率等于采樣頻率。

MCLK：主時鐘，也是以上兩個時鐘的參考時鐘，一個系統(tǒng)應(yīng)該使用同一的MCLK以保證時鐘同步要求。常見頻率256fs。

SDATA：串行數(shù)據(jù)，就是用二進制補碼表示的音頻數(shù)據(jù)。

2、left-justified（左對齊）模式

    參考AIC3104手冊中關(guān)于左對齊介紹，以64fs，16bit左對齊為例。如圖，WCLK一個時鐘周期采一個樣點，BCLK為64fs，即一時鐘周期64位數(shù)據(jù)。WCLK高電平部分對應(yīng)的SDIN/SDOUT為左聲道數(shù)據(jù)，采用16bit左對齊格式，即MSB為16bit有效數(shù)據(jù)，LSB的16bit無效，同理WCLK低電平部分對應(yīng)SDIN/SDOUT為右聲道數(shù)據(jù)，同樣MSB為16bit有效數(shù)據(jù)，LSB為16bit無效數(shù)據(jù)。

3、reight -justified（右對齊）模式

    與左對齊區(qū)別就是有效數(shù)據(jù)在LSB。

4、I2S 模式

    在I2S模式中，有效數(shù)據(jù)在BCLK的第二個時鐘周期開始建立，所以在與FPGA配合時，需提醒FPGA工程師進行移位操作。

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